T47 [Design Con之一] DBI功能對DDR4系統(tǒng)的影響

2017-04-14  by:CAE仿真在線  來源:互聯(lián)網(wǎng)

寫在前面:

DesignCon做為全球技術(shù)含量相對較高的會議,每年都會有很多最前沿的SI/PI/EMC技術(shù)文章分享,閱讀這些文章,可以拓寬我們的思路,學習最新的技術(shù)和知識,了解業(yè)界趨勢,還可以學習英文~~無奈英文還不足夠好,看這些文章總是有一些難度,為了督促自己更好的理解這些材料,同時也給其他朋友一些參考,故嘗試進行DesingCon文章的解讀。

解讀,不是翻譯,也不是原創(chuàng),只是把文中重要的知識點進行提煉總結(jié),酌情加入個人理解,盡量做到淺顯易懂,簡單易讀,當然,由于本人能力有限,寫的不清楚或者錯誤之處在所難免,還請各位指正,期待我們一起進步。

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摘要

DDR4引進了DBI(Data Bus Inversion)功能,通過發(fā)送端數(shù)據(jù)翻轉(zhuǎn)使較少的數(shù)據(jù)位為低電平,從而使內(nèi)存系統(tǒng)功耗更低,本文描述了DDR4系統(tǒng)中DBI功能對系統(tǒng)電源的改善,也描述了不同的系統(tǒng)動作和內(nèi)存訪問所帶來的差異。同時,也比較了數(shù)據(jù)讀和寫時DBI對功耗的影響。

如同DDR3沒有DBI功能一樣,內(nèi)存通道需要初始化校準來得到最佳的時序關(guān)系,DBI在DDR4中,和DM(data mask)以及TDQS共用一個引腳。本文也討論了當DBI啟用時de-skew內(nèi)存總線的方法,這種方法會用圖例來說明當DBI啟用時,如何同時在讀和寫兩個方向得到最佳的DQ和DQS。

DBI功能的目的是降低功耗,但是因為其減小了信號開關(guān)的次數(shù),對信號完整性也有一定的貢獻,會得到更低的系統(tǒng)噪聲以及改善信號抖動。本文也分析了用這種方法來評估DBI的影響以及結(jié)果。

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介紹

過去二十年間,人們對于計算的需求以指數(shù)的方式增長,圖1從TFLOPs(浮點運算)和日期組成的圖表中說明了對性能的需求增長。這種需求來源于人們需要解決許多基本的,以及生活中所面臨的問題,比如人們需要更精確的模型,需要預(yù)測未來天氣情況的系統(tǒng)。這種增長面臨著很多局限性以及挑戰(zhàn),比如整個系統(tǒng)電源功率的有限性,內(nèi)存技術(shù),內(nèi)存帶寬和系統(tǒng)的可靠性等等。系統(tǒng)工程師正在嘗試推倒擋在電源和內(nèi)存前面的墻,電源效率和內(nèi)存帶寬在近幾年穩(wěn)定提高,也有望在不久的將來可以以指數(shù)式提高。一種典型的計算系統(tǒng)中電源消耗如圖2所示,系統(tǒng)內(nèi)存電源功耗占到了整個系統(tǒng)的19%到48%。傳統(tǒng)上,CPU功耗在整個系統(tǒng)中占據(jù)主導地位,但是,系統(tǒng)內(nèi)存的功耗正在穩(wěn)定地成為整個系統(tǒng)中最主要的因素。

在服務(wù)器和數(shù)據(jù)中心系統(tǒng)中,DDR4替代DDR3已經(jīng)成為趨勢,除了很多架構(gòu)方面的提升以外,DDR4主要比DDR3在功耗效率方面有很大提高。

DBI功能可以讓DDR4進行額外的省電,但是為了有效利用這個功能,必須在使用之前對其進行初始化校準,本文會具體量化在不同的工作負載下的省電情況,同時對其他工作情況進行說明。

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系統(tǒng)內(nèi)存省電方法

DRAM廠商幾乎每年都會通過工藝提升來改善系統(tǒng)內(nèi)存功耗,在相同的技術(shù)條件下比較DDR3和DDR4,DDR4的功耗最大可以減小35%,此外,IO電壓也從DDR2的2.5V減小到了DDR4的1.2V,這些都是使用傳統(tǒng)的方法來降低DRAM功耗,在未來的DRAM技術(shù)中,產(chǎn)品工藝以及IO電壓也會往更小的方向發(fā)展。

DDR4的IO標準是 Pseudo Open Drain Logic (PODL_12),而DDR3的IO標準是Stub Series Termination Logic (SSTL) ,圖6顯示了PODL_12和SSTL之間的差異,對POD來說,只有在低電平的時候才有DC電源消耗,所以有效的電源消耗要比SSTL低。

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DBI In DDR4 Interface

DBI系統(tǒng)框圖表示如下:

DBI的運行機理可以用下面公式來表達:

SUMlogiclow(n)表示數(shù)據(jù)信號DQ(7:0)中低電平信號的總和,也就是說,如果低電平數(shù)目總和大于4,DBI功能會讓所有數(shù)據(jù)進行反轉(zhuǎn),從而確保數(shù)據(jù)中高電平的數(shù)目大于低電平數(shù)目,起到省電作用。

下圖做為一個實例說明了DBI的運行機制,當DQ0~DQ7中低電平(L)總數(shù)小于或等于4時,DBI#信號保持高(De-asserted),DBI功能沒有啟用,相反,如果DQ0~DQ7中低電平總數(shù)大于4,DBI#信號變?yōu)榈?DBI功能啟用,所用信號進行翻轉(zhuǎn)。

由前文說明可知,在PODL_12標準中,IO只會在數(shù)據(jù)信號為低電平時消耗DC功耗,DBI功能的作用,就是讓所有的數(shù)據(jù)信號中,低電平數(shù)目少于高電平數(shù)目,從而起到省電作用,同時,比較少的數(shù)據(jù)開關(guān)也會讓系統(tǒng)有更小的電源噪聲。DBI信號是和DRAM中的Data Mask(DM) 和一個DQS(TDQS)信號公用一個物理引腳,DBI功能可以應(yīng)用與寫信號和讀信號。

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DBI Power Improvement Comparison

總體系統(tǒng)功耗的改善和提升幅度和信號讀和寫的比例有關(guān),為了比較功耗改善的差異,本文分析了11種不同數(shù)據(jù)讀寫比例之下的案例。所有分析是基于72 bit DDR4,運行速率為2667MTs, DDR4已經(jīng)經(jīng)過相關(guān)優(yōu)化使讀寫信號眼圖最優(yōu)。讀和寫的比例差異如下圖所示,藍色表示Read比例,橙色表示W(wǎng)rite比例,可以理解為DDR4的數(shù)據(jù)分為讀和寫兩個部分,但是讀和寫占總體數(shù)據(jù)的比例會有差異,但是兩者之和應(yīng)該為100%。

為了量化使用DBI以后功耗的改善,分別對11中不同的Case進行了仿真和分析,以沒有DBI功能時的功耗為基準(基準為100%),對比使用DBI以后的功耗,從而得到功耗改善比例,分析結(jié)果如下圖,藍色為沒有DBI時候的功耗,橙色為使用了DBI以后的功耗,綠色菱形表示改善比例?？梢钥闯?使用DBI以后最大可以省電30%以上。

要利用DBI功能進行省電,DBI bit必須和其他DQ信號一起進行校準和優(yōu)化,下一章節(jié)將來討論這個話題。

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DQ Training and Calibration with DBI

前面提過,DBI信號在DRAM端是和Data Mask & TDQS Pin共用的,圖11是一個連接示意圖,DRAM是x16的組件,所以有兩根DBI信號, U_DBI# & L_DBI#, 在實際的應(yīng)用中,DDR控制器必須保證DBI信號和其他DQ信號一起進行了優(yōu)化和校準。

DDR4信號Training & Calibration的過程大致如下:

當DQ和DBI#信號傳輸一些隨機的數(shù)據(jù)碼型,Strobe 信號(DQS)會自動尋找DQ&DBI#信號最佳的中心位置。過程如下:DQS信號往右移動靠近DQ&DBI#信號邊緣,直到控制器監(jiān)測到數(shù)據(jù)錯誤(data failure),這個位置就是信號右邊的裕量(Right Margin),同理,DQS信號往左移動直至發(fā)生數(shù)據(jù)錯誤,得到左邊的裕量(Left Margin),那么,最佳中心位置就是Right Margin和Left Margin的中心。

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DBI對電源噪聲的改善

*此節(jié)建議閱讀原文,以更好的理解*

DBI功能Enable以后,data bus channel里面會有更小的IO noise,PDN分析可以采用Step current 方法(感興趣的同學可以參考"Distributed Modeling and Characterization

of On-Chip/System Level PDN and Jitter Impact , DesignCon 2104," ),系統(tǒng)級的PDN模型建模方法如下圖:

通過仿真實驗,當DBI功能啟用時, average step current減小了,所以電壓Noise也就減小了,下圖說明了電壓Droop的差異,藍色為DBI啟用時的電壓Droop, 紅色為沒有DBI時的Droop, 從圖中可以看出,電壓Droop提高了38%。

電源噪聲和信號抖動之間的關(guān)系可以用下面公式來表示,信號抖動為電源噪聲和抖動敏感系數(shù)的乘積:

下圖為典型的PDN阻抗曲線和相位噪聲曲線,PDN阻抗是隨著頻率變化的函數(shù):

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實驗數(shù)據(jù)和結(jié)果

系統(tǒng)驗證平臺如下圖,基本配置為:數(shù)據(jù)為72bits, Read和Write的比率為50%:50%。

第一個驗證方法為直接用示波器探頭進行測量,探頭點測點為DRAM背后的過孔,系統(tǒng)工作速率為2930MTs, 寫信號的DQ眼圖如下圖所示,DBI功能使用以后,眼圖Jitter明顯減小,從27.1%*UI減小到22.1%*UI。

另外,可以用眼圖輪廓來說明對實際眼圖抖動的改善,如前面所說Margin的training方法,調(diào)節(jié)DQ和DQS的相對延時位置以及參考電壓Vref的大小值,從而得到PASS和FAIL的區(qū)域,由PASS組成的區(qū)域就可以看作是眼圖的輪廓圖。

下圖分別對比了DBI應(yīng)用和沒有應(yīng)用時Read和Write眼圖輪廓,箭頭所指藍色區(qū)域為應(yīng)用了DBI以后對眼圖的改善,對于Read信號,DBI使信號眼圖改善了大約11%,對于Write信號,DBI使信號眼圖改善了大約7%。

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總結(jié)

DBI功能使DDR4更省電,本文描述了基于各種不同工作負載時候的功耗改善,指出在Write方向的省電比Read更多,同時,DBI也可以使Power Noise減小,從而使眼圖Jitter減小,提高眼圖質(zhì)量。

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原文來自于:

Design Con 2016 :Optimal DDR4 System with Data Bus Inversion

作者:Thomas To,Changyi Su,Juan Wang等, 來自于 Xilinx Inc.

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