[超贊]一個芯片從構(gòu)想到完成電路設(shè)計的過程是怎樣的？

2017-03-17 by:CAE仿真在線來源:互聯(lián)網(wǎng)

來源:電子愛好者

如果只是科普/大流程的話, 從199X年硅片的制作流程就沒怎么變過, 唯一對芯片設(shè)計造成比較大的影響的是隨著MOS管變小增加的Design Rule

[超贊]一個芯片從構(gòu)想到完成電路設(shè)計的過程是怎樣的？HFSS結(jié)果圖片1

我來簡單的說一下模擬電路和數(shù)字電路設(shè)計/制作方面的差別吧:

首先明確一點: 所有的ASIC(Application-Specific Integrated Circuit), 也即應(yīng)用芯片, 都是有一個Design的目的, 如果是在工廠里就是乙方提的要求; 在PhD生涯里就是老板布置的活...

要成功通關(guān), 待我細細道來:

小怪. 數(shù)字電路電路圖
推薦武器: Verilog

數(shù)字電路一般用Verilog寫, 主要是因為方便(我才不告訴你我手動壘Standard Cell呢) . 比如說CPU級別的芯片, 動輒上億的MOS管, 就算一秒畫一個, 不計連線時間, 你得畫38個月.

小怪: 數(shù)字電路仿真
推薦武器:VCS, MMSIM

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小怪. 模擬電路電路圖
推薦武器: Cadence (允許準(zhǔn)確擊打), SPICE(自由度高, 可長可短)等

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小怪.模擬電路仿真
推薦武器: Spectre(精度最高), HSPICE, PSpice, HFSS等
最好跟打小怪.模擬電路電路圖小怪用一樣的武器.

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模擬電路的電路圖長這樣:

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下一步, 就是要把這些東西變成實實在在的電路:

小Boss.綜合電路:
推薦武器: Design Compiler (DC)

數(shù)字電路需要用到Design Compiler, Synopsys公司出的大殺器, 一招把Verilog轉(zhuǎn)成Verilog !
這一步叫做Synthesis (綜合).
綜合出來的電路也是Verilog格式, 但是長這樣:

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把一堆描述性質(zhì)的語言轉(zhuǎn)換成真正的Standard Cell (標(biāo)準(zhǔn)門電路)
Standard Cell長這樣:

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小Boss.模擬電路Layout

必殺: 無. 但是血厚.
推薦武器: Cadence Layout Editor等.

模擬電路就比較煩了, 一般會手畫, 大概長這樣:

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。。這一個是比較規(guī)整的Design, 來個不規(guī)整的:

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師兄有云: 畫模擬電路的Layout是體力活.

我表示師兄說的太對了!

小Boss.數(shù)字電路Layout
必殺: 向門神告狀(DRC/LVS Fail).
推薦武器: IC-compiler, Encounter

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power net 這名字不是白起的...

自動布線就不展開講了... 學(xué)問太多了(主要是制作工藝...)

之后, 還有一個很重要的步驟:Filler Cell

什么意思呢?

數(shù)字電路的Standard Cell放完了, 連好線了, 大致長這樣:

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圖中的那幾個淡藍色的Cell就是Standard Cell, 連線未顯示.

你要敢把這個Design交到Fab去做, 人家分分鐘咒你死全家.

為什么呢? 打個比方: 我想讓你幫我剪一個窗花, 給你一張A4紙(大概58800mm2), 然后說, 我想要剪個窗花, 但是窗花的總面積不要超過1mm2, 最好還要有鏤空, 有個人.. blah blah blah...

恩. 差不多一個意思..

所以為了讓廠家和你不要那么難過, 需要在片上沒東西的地方加上Filler, 也就是長得像Standard Cell但是里面就是一坨沒有連線的金屬和輕摻雜層的東西.

之后, 兩大門神決定了你能不能提交:

門神1: Design Rule Check (DRC)
必殺1: Area XX too small
必殺2: XX to XX must be greater than or equal to 0.038
必殺3: ...
推薦武器: Calibre RVE, ASSURA, 仔細檢查+喊師兄幫忙

每一招都對應(yīng)的是(由于技術(shù)原因或者安全原因)無法被制作出來的部分.

反正招招必死. 想擊敗他必須一招都不能中(No Design Rule Violation).

門神2: Layout Versus Schematic check (LVS)
必殺: Layout does not match Schematic.
推薦武器: Calibre RVE, ASSURE, 喊老板幫忙

恩. 就是確定你畫的這個奇形怪狀的Layout跟一開始的電路圖是對的上號的.

雖然此門神僅有一招, 但是這招千變?nèi)f化, 難以招架.

兩大門神都開心了之后, 你就可以把你做出來的這個Graphic Database System II (GDSII) 文件交到廠商的手里了.

附: Synopsys 武器一覽:

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Cadence武器一覽:

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從Fab回來以后, 戰(zhàn)斗還沒結(jié)束..

Boss.Bonding & Packaging(封裝)
必殺: 兩個pad黏一塊兒了!!!, pad金屬掉了!!!, 金屬絲斷了!!!.
基礎(chǔ)武器: Bonding Machine

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凡人即使有武器, 挑戰(zhàn)這個Boss也屬不易. 需要花重金升級武器才行, 比如說:

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實在不行, 亦可祭出大殺器: 讓廠商Bond!

這一步, 將芯片變成我們認識的模樣:

從:

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變成:

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Boss.PCB Design
必殺: 信號太多, 面積太小; 驅(qū)動太弱, 電容太大; 燒Chip.
推薦武器:Altium Design, Eagle等.

做出了Chip之后, 就需要畫一個配套的PCB, 將外圍電路在板上搭建好, 或者引至其他外設(shè)等.

最終Boss.System Design
必殺: 此Boss神通廣大, 一切外部設(shè)備都可以喚來作為必殺.
推薦武器: The best weapon is the one between your ears. USE IT.

最終, 我們需要這個芯片在應(yīng)用中展現(xiàn)它的實力, 所以一個不滿足需求的芯片就是渣渣。